یکی از روش های معمول برای مقابله با حملات کانال جانبی، روش نقاب گذاری است. ارائه یک روش نقاب گذاری امن و کارا برای پیاده سازی سخت افزاری الگوریتم های رمزنگاری به خاطر وجود گلیچ و تأثیر آن بر نشت اطلاعات، از موضوعات مهم در حوزه رمزنگاری کاربردی است که طی سالیان اخیر توجهات بسیاری را به خود جلب کرده است. یکی از این روش های ارائه شده که با فرض رخ دادن گلیچ ایمن است، روش پیاده سازی آستانه است که براساس آن، روش های متنوعی برای نقاب گذاری پیاده سازی الگوریتم های رمزنگاری در سخت افزار ارائه شده است. طرح DOM یکی از روش های نقاب گذاری بر اساس طرح آستانه است که تا کنون برای پیاده سازی الگوریتم های رمزنگاری گوناگونی نظیر AES ،ارائه شده است. تأخیر زمانی زیاد، یکی از چالش هایی است که در این پیاده سازی وجود دارد. با توجه به اهمیت تأخیر زمانی در برخی کاربردهای عملی، اخیراً محققین راهکارهایی را به منظور کاهش تأخیر زمانی و تعداد بیت های تصادفی مورد نیاز برای نقاب گذاری به روش DOM در پیاده سازی جعبه جانشانی AES ارائه کرده اند که مبتنی بر حذف مرحله فشرده سازی است که علی رغم کاهش تأخیر زمانی و تعداد بیت های تصادفی مورد نیاز منجر به افزایش مساحت جعبه جانشانی و همچنین افزایش تعداد سهم های خروجی می شود. هدف از ارائه این مقاله، بهبود طرح های پیشین برای پیاده سازی امن و بدون تأخیر زمانی جعبه جانشانی AES براساس طرح DOM است به گونه ای که ضمن حفظ ویژگی تأخیر زمانی صفر سیکل، مساحت مورد نیاز و همچنین تعداد سهم های خروجی برای پیاده سازی کاهش پیدا می کند. نتایج به دست آمده، نشان می دهد که درطرح پیشنهادی تعداد سهم های خروجی ۵۰ درصد کاهش پیدا کرده است. همچنین طرح پیشنهادی در این مقاله در بسترهای ASIC و FPGA پیاده سازی شده است. مساحت پیاده سازی ASIC با استفاده از کتابخانه Nangate ۴۵nm بیش از ۴۶ درصد نسبت به کارهای پیشین کاهش یافته است. علاوه بر این نتایج پیاده سازی FPGA با استفاده از دستگاه ۵-Virtex Xilinx نشان می دهد که تعداد LUTها نیز ۳۹ درصد کاهش پیدا می کند.
